test_two_2and

这次课，让我学会了
1.如何用VERILOG HDL语言来用and逻辑器件。
2.module的意义。
3.学会定义了时脉的周期。

module top; 


wire A, B, C, T, F;
system_clock #400 clock1(A); 
system_clock #200 clock2(B);
system_clock #100 clock3(C);

and a1(T, A, B);
and a2(F, T, C);

endmodule 

module system_clock(clk); 
parameter PERIOD=100; 
output clk; 
reg clk; 

initial clk=0; 

always 
 begin 
#(PERIOD/2) clk=~clk; 
 end 

always@(posedge clk)
 if($time>1000)$stop; 

endmodule